[verilog] inverter(인버터), bufer(버퍼)

좀 더 자세한 설명이 필요하다면 https://colorful-palette.tistory.com/24 참고!

 

inv.v파일

//인버터 모듈
module inv(a,z);
	input a;
	output z;
	assign z = ~a;
endmodule

//인버터를 이용한 버퍼 모듈
module buffer1(a, z) ;
	input a;
	output z;
	
	inv u1(a, b);
	inv u2(b, z);
endmodule

 

inv_tb.v 파일

`timescale 1ns/1ns
module buffuer_tb();
  reg a;
  wire z;
  
  buffer u1(a,z);
  
  initial begin
    a = 0;
	#100 $finish;
  end
  
  always begin
    #1 a = ~a;
  end
  
  initial begin
    	$dumpfile("output.vcd");
	$dumpvars(0);
  end
endmodule