목록verilog#16bitalu (1)

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[verilog] 16bit ALU구현

add, sub, mux, div, mux41 모듈을 각각 구현하고 최종적으로 alu16 모듈에 합친 파일. add, sub, mux, div, mix41이 alu16의 하위 모듈에 해당한다. module add(out, a, b);//adder 모듈 input [15:0] a, b; output [15:0] out; assign out = a + b; endmodule module sub(out, a, b); //subtractor 모듈 input [15:0] a, b; output [15:0] out; assign out = a - b; endmodule module mul(out, a, b);//multiplyer 모듈 input [15:0] a, b; output [15:0] out; assign..
EE 학부과목/verilog 2023. 3. 13. 14:34
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