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[verilog] Full Adder, 4bit Adder 구현

fa.v 파일 (full adder) module fa(s, cout, a, b, cin); //full adder 모듈 input a, b, cin; output s, cout; assign {cout, s} = a + b + cin; //시스템 내의 full adder 계산 endmodule /* 다르게 짜는 방법 1 module fa(s, cout, a, b, cin); input a, b, cin; output s, cout; wire w1, w2, w3; xor u1 (w1, a, b); and u2 (w2, a, b); xor u3 (s, w1, cin); and u4 (w3, w1, cin); or u5 (cout, w3, w2); endmodule */ /* 다르게 짜는 방법 2 modul..
EE 학부과목/verilog 2023. 3. 13. 12:09
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