일 | 월 | 화 | 수 | 목 | 금 | 토 |
---|---|---|---|---|---|---|
1 | 2 | |||||
3 | 4 | 5 | 6 | 7 | 8 | 9 |
10 | 11 | 12 | 13 | 14 | 15 | 16 |
17 | 18 | 19 | 20 | 21 | 22 | 23 |
24 | 25 | 26 | 27 | 28 | 29 | 30 |
Tags
- 소프티어
- ICER
- DP
- 루돌프의반란
- BFS
- 3Dreconstruction
- dfs
- 왕실의기사대결
- 순서대로방문하기
- Calibration
- 수영대회결승전
- 삼성기출
- 마법의숲탐색
- 구현
- 토끼와 경주
- ros
- 포탑부수기
- 싸움땅
- 백준
- 이진탐색
- DenseDepth
- 마이크로프로세서
- 코드트리
- 슈퍼컴퓨터클러스터
- ISER
- ARM
- 코드트리빵
- 시뮬레이션
- 조합
- 나무박멸
Archives
- Today
- Total
목록verilog#41mux#멀티플렉서구현 (1)
from palette import colorful_colors
[verilog] 4:1 MUX 구현 (멀티플렉서, multiplexer)
mux41.v 파일 (같은 역할을 하지만, 각기 다른 버전들로 mux들 4가지를 구현했다.) 참고: always문 안에 쓰이는 output변수는 reg여야한다.//1. case를 사용한 mux(가장 대표적) module mux41_1(y, a, b, c, d, sel); input [3:0] a, b, c, d;//4bit 입력 4개 선언 input [1:0]sel; //2bit select 선언 output reg [3:0]y; //4bit 출력 하나 선언 always @(*) begin//case로 mux4 to 1 구성 case(sel) 2'b00 : y = a; 2'b01 : y = b; 2'b10 : y = c; 2'b11 : y = d; endcase end endmodule //2. 3중 연..
EE 학부과목/verilog
2023. 3. 13. 12:17